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FPGA軟件無線電
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ABSTRACT
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目 錄
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第一章 緒論
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1.1 軟件無線電概述
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在海灣戰爭中，由于美軍的軍事通信裝備無論是工作頻段、通信體制還是信息傳輸格式等方面，海、陸、空三軍都是各自為政，互不兼容。結果導致在作戰時各軍兵種間無法進行快速溝通、互傳信息情報，充分暴露了軍事通信互通性差、反應速度慢、帶寬太窄、效率太低等問題。在民用通信中也存在互通性差的問題。在歐洲(主要是北歐、西歐)的第一代模擬網發展過程中，基本上各自為政，加入歐洲郵電會議(CEPT)的16個國家，分別共使用6種不同的制式。這些模擬通信體系的制式、頻率各不相同，不能互通、兼容。在第二代數字移動通信中，仍有許多種不同的通信體制，如GSM、AMPS、ETACS、PDC、DAMPS、CT2等[3]，這些體制互不兼容，無論給用戶還是經營者都帶來了極大的不便。除了互通性的問題外，新的通信體制和標準不斷提出，通信產品的生存期縮短，開發費用上升，使得傳統的通信體制很難適應。
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目前，硬件工藝水平提高很快，各模塊的性能越來越好，這就為新結構的實現提供了先決條件。為了解決這些問題，各國都進行了積極的探索，努力使不同設備既能滿足互通的要求，又能滿足抗干擾、保密性好的要求；既能使通信設備跟上無線電飛速發展的步伐，又能延長設備的使用壽命。
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軟件無線電充分利用嵌入通信設備里專用芯片的可編程能力，提供一種通用的無線電臺硬件平臺，這樣既能保持無線電臺硬件結構的簡單化，又能解決由于擁有電臺類型、性能不同帶來的無線電聯系的困難。這樣就能使軟件無線電臺多頻段/多模式/多信道/多速率/多協議等多功能通信成為可能。
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1.2 數字上下變頻技術的應用與發展
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如圖1.1所示
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圖1.1 數字上下變頻器在數字中頻軟件無線電中的地位
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1.3本論文的內容安排
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第二章 數字上下變頻技術理論基礎
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對于一個實的窄帶信號：
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(2-7)
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但是，在實際中很難實現理想的Hilbert變換的階躍濾波器，所以準確的解析表示要在實際應用中得到是非常困難的，相比之下，得到基帶信號就要容易得多，即將原信號分別與兩個本振信號和相乘，再經過低通濾波器就得到了對應的正交基帶變換信號，但由于模擬方法產生本振信號的缺點是存在正交誤差，從而導致虛假信號的產生。如今，在數字信號處理中，更多的采用數字混頻正交變換來進行數字信號的正交基帶變換，其兩個本振信號正交性可以完全的保證，其基本功能框圖如圖2.1所示。
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圖2.1 實信號的正交基帶變換(下變頻)
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2.1.2 數字上下變頻原理
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數字上變頻的原理框圖
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圖2.3 抽取前后(D=2)的頻譜結構(混疊)
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圖2.4 抽取前后(D=2)的頻譜結構(無混疊)
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圖2.5 完整的D倍抽取器結構框圖
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圖2.6 內插(I=2)前后的頻譜結構
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圖2.7 完整的I倍內插方框圖
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2.3 高效數字濾波
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圖2.8 CIC實現方框圖
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(2-24)
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2.3.2 半帶濾波器的基本理論
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2.4 數控振蕩器NCO中采用的CORDIC算法
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(2-34)
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其中P為相位字寬，如果取P=32，計算得K=30。因為i=0時為第一級迭代，所以實際的迭代次數為K+1=31。顯然，CORDIC算法可以作為正余弦函數發生器應用于數控振蕩器中。在式(2-31)的迭代運算中，由于乘以21相當于將被乘數右移i位，因此，式(2-31)中的迭代運算在電路實現時可化簡為移位和加(減)法運算，很適合硬件實現。
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第三章 數字上下變頻器的設計與實現
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FPGA是在專業ASIC的價格和低可編程性與DSP的完全可編程性和每項功能的高功耗之間的折衷方案。FPGA的可編程性、靈活性和高集成性，在無線研究領域中已經得到了成功的應用。本章將基于FPGA來設計實現可編程的數字上下變頻器。
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3.1.1 數控振蕩器NCO的設計
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圖3.2所示的CORDIC算法流水線型設計方框圖，采用FPGA實現，該結構有如下優點：
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圖3.2 CORDIC流水線型設計流程圖
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3.1.2 CIC抽取濾波器的設計
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圖3.4 單級積分器的FPGA實現框圖
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在CIC抽取濾波器中，大寄存器動態增長可簡化為
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其中被稱為第j級誤差源的噪聲方差增益，是在輸出端通過剪除以后所引起的量化噪聲，按公式(3-1)進行計算，當輸入數據位16位，抽取倍數為32時，M=2時通過第二級積分器寄存器的位數應該減少4位，其寬度為37位，同理依次遞減。這樣既可以保證在運行時寄存器有足夠的累加精度不會溢出，也可以保證系統運行時不受剪除所產生的噪聲影響。重要的是減少了硬件資源的占用。
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綜合上面三個模塊的設計，可以得出整個5級CIC級聯抽取濾波器在FPGA上實現的結構圖如圖3.5所示。
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圖3.5 五級級聯CIC抽取濾波器FPGA實現結構圖
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3.1.3 HB濾波器的設計
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圖3.6 多級半帶濾波器的實現框圖
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圖3.7 第一級半帶濾波器實現方框圖
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3.1.4 FIR整形濾波器的設計
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圖3.8 FPGA實現分布式算法的硬件結構
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3.2 基于FPGA的數字上變頻設計原理與方案
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圖3.9 整形濾波器的實現框圖
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圖3.10 SCIC插值濾波器實現模塊框圖
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具體實現的流程圖如圖3.11所示：
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圖3.11 SCIC插值濾波器實現流程圖
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整個SCIC內插濾波器需要6個積分器和6個梳狀濾波器。在傳統CIC的實現方法中，實現相同的混疊衰減時需要4級CIC濾波器，即需要4個梳狀濾波器和4個積分器。SCIC內插濾波器所占用的硬件資源多了2個積分器、2個梳狀濾波器及其它的少量延遲器和加法器。對于乘數因子3和-2，可以用移位器實現，避免了乘法器的引入。
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圖4.1 NCO的時序仿真圖
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4.2 五級級聯CIC抽取濾波器FPGA的仿真結果
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圖4.2 CIC的時序仿真結果
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4.3 半帶濾波器的FPGA仿真結果
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圖4.3 半帶濾波FPGA仿真波形
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圖4.4 17階FIR濾波器的波形仿真結果
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在混頻模塊中采用了基于CORDIC算法的結構來實現數控振蕩器，在保證精度的同時減少了硬件資源耗費；用CIC濾波器和HB濾波器來完成不同系數的抽取(內插)；用FIR濾波器對整個信道進行整形濾波，彌補了CIC濾波器的通帶衰減，節省了大量的硬件資源。由于上下變頻是個互逆的過程，其大的區別是下變頻抽取濾波相對應的是上變頻前的插值濾波，所以我只對SCIC濾波器進行了設計。不過，由于時間有限等個人原因，我沒能調試出此模塊正確的仿真結果，這也是我在畢業設計中大的遺憾之一。
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后用VHDL語言對各部分進行硬件描述，通過Quartus II平臺進行編譯并仿真，驗證了設計的可行性。
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致 謝
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學生簽名：
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