整個SCIC內插濾波器需要6個積分器和6個梳狀濾波器。在傳統CIC的實現方法中，實現相同的混疊衰減時需要4級CIC濾波器，即需要4個梳狀濾波器和4個積分器。SCIC內插濾波器所占用的硬件資源多了2個積分器、2個梳狀濾波器及其它的少量延遲器和加法器。對于乘數因子3和-2，可以用移位器實現，避免了乘法器的引入。
第四章 數字上下變頻器各部分的仿真實現
本論文關于數字上下變頻所有部分的設計都是基于FPGA的，采用VHDL語言進行描述，在QuartusII平臺中進行仿真和實現。下面給出數字上下變頻器設計中各部分的仿真結果。
4.1 NCO的FPGA仿真結果
根據章節3.1.1所述的基于CORDIC算法的設計原理，使用Verilog HDL(硬件描述語言)進行描述，通過QuartusII平臺進行編譯，本設計中NCO的工作時鐘設為25MHz(工作速度仿真可以達到160MHz以上)相位累加器的位數為16位。其時序仿真圖如下圖4.1所示：
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